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基于模块化设计方法实现FPGA动态部分重构-lol竞猜

基于模块化设计方法实现FPGA动态部分重构-lol竞猜

本文摘要:随着可编程技术的大大发展,FPGA被普遍应用于电子设计的各个领域。新的设计思想和设计方法也被大大的明确提出和应用于,如FPGA的动态部分重构技术。 所谓动态重构是指对于时序变化的数字逻辑系统,其时序逻辑的再次发生,不是通过调用芯片内有所不同区域有所不同逻辑资源的人组来构建,而是通过对具备专门内存逻辑资源的FPGA,展开局部和全局芯片逻辑的动态重构而较慢构建。

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随着可编程技术的大大发展,FPGA被普遍应用于电子设计的各个领域。新的设计思想和设计方法也被大大的明确提出和应用于,如FPGA的动态部分重构技术。

所谓动态重构是指对于时序变化的数字逻辑系统,其时序逻辑的再次发生,不是通过调用芯片内有所不同区域有所不同逻辑资源的人组来构建,而是通过对具备专门内存逻辑资源的FPGA,展开局部和全局芯片逻辑的动态重构而较慢构建。动态可重构FPGA器件在编程结构上应具备专门的特征,其内部逻辑块和内连线的转变可以通过加载有所不同的配备比特流文件来构建逻辑修复。动态部分重构是指重新配置FPGA的部分区域,重构过程中,FPGA其余部分的工作状态不不受影响。此方式增大了重构范围和单元数目,从而大大缩短了FPGA的重构时间。

  应用于FPGA动态部分重构功能使硬件设计更为灵活性,可用作硬件的远程升级、系统容错和进化硬件以及通信平台设计[1]等。动态部分重构可以通过两种方法构建:基于模块化设计方法(Module-BasedPartialReconfiguration)和基于差异的设计方法(Difference-BasedPartialReconfiguration),本文以基于模块化设计为事例解释构建部分重构的方法。  1FPGA配备原理概述  本文针对Xilinx公司的FPGA展开研究,反对模块化动态部分重构的器件族有Virtex/-II/-E和Virtex-IIPro。

  Xilinx公司FPGA是基于SRAM工艺的,还包括配备逻辑块(CLBs),输入输出块(IOBs),块RAMs,时钟资源和编程布线等资源[2]。CLBs是结构用户所须要逻辑的功能单元,IOBs获取PCB引腿与内部信号引线的模块。可编程点对点资源获取布线地下通道相连可配备元件的输出和输入到适当的网络。

  存储在内部配备存储器单元中的数值要求了FPGA构建的逻辑功能和互接方式。VirtexFPGA的配备存储器是由配备佩(ConfigurationColumns)构成的,这些配备列以横向阵列的方式排序,如图1得出了Virtex-EXCV600E器件的配备佩包含图。配备存储器可分成五种配备佩:Center列包括四个全局时钟的配备信息;两个IOB列存储坐落于器件左边和右边所有IOBs的配备信息;CLB列存储FPGA基本逻辑功能的配备信息;BlockSelectRAMContent列存储内部块RAM的配备信息;BlockSelectRAMInterconnect列存储内部块RAM间网络的配备信息[3]。    图1Virtex-EXCV600E的配备佩包含及地址  配备佩根据分配给它的配备地址(ConfigurationAddress)来传输速率。

每一个配备佩在FPGA内都有唯一的主地址(MajorAddress)空间。  FPGA的逻辑功能通过配备比特流(ConfigurationBitstream)来构建。对于动态部分重构功能来说,须要重构的配备逻辑是通过iTunes有所不同的部分配备比特流来构建的。

  2基于模块化动态部分重构FPGA的设计方法  所谓的FPGA模块化设计就是将系统按照一定规则区分成若干模块,然后对每个模块分别展开设计、综合,并将构建结果约束在预先设置好的区域内,最后将所有模块的构建结果有机的组织起来已完成整个系统的设计[4]。其区分模块的基本原则为:子模块功能比较独立国家,模块内部联系尽可能密切,模块间的相连尽可能非常简单。对于那些无法符合模块区分准则的具备强劲内部关联的设计,不合适使用此设计方法。  FPGA模块化设计的优点在于:团队式分段工作从而加快整个项目的开发进度;每个子模块都需要灵活性用于综合和构建工具独立国家展开优化,从而超过更佳的优化结果;调试、变更某个子模块时,会影响其他模块的构建结果,确保了整个设计的稳定性与可靠性。

  模块化设计方法用于Xilinx公司的ISE软件设计工具,常用HDL语言作为设计输出,顶层模块叙述设计的全局逻辑,还包括设计的输出/输入、所有子模块的黑盒子(BlackBox)声明以及子模块之间的相连关系。所谓黑盒子声明是所指在顶层模块中意味着对子模块展开端口叙述与信号属性声明,并不包括任何实际逻辑和时序关系的叙述。子模块一般来说也用于HDL语言叙述,分别设计出各子模块的逻辑实体并综合所设计的子模块。

由于子模块的输出/输入并不是整个设计的外部模块,所以在综合过程中不应禁令子模块放入I/O端口,而仅在综合顶层模块时才放入I/O端口。最后将所有子模块的构建结果和顶层的构建结果有机地的组织鼓掌,已完成整个设计的构建。图2是基于模块化设计方法的流程。    图2模块化设计流程  使用模块化设计方法构建FPGA的动态部分重构,首先展开模块区分,将设计的相同逻辑即运营过程中不必须变更的逻辑区分到相同模块,将必须变更的部分区分到可重构模块中。

其次模块的摆放方位和大小也有容许,必需遵循一定的规则[5]:可重构模块的高度和器件的高度一致,从图1中可以直观地指出模块必需包括整个配备佩;可重构模块的宽度大于是4个Slice(一个CLB包括两个完全相同的Slice),并且必需为4个Slice的倍数;如果可重构模块坐落于器件的最左边或是最右边的Slice列,则所有坐落于器件边缘的IOBs将作为可重构模块的资源;为了增加设计的复杂度,可重构模块的数量应当尽量少等。


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